Questa

La vérification aide à localiser le disfonctionnement d'une conception HDL alors que la simulation HDL permet de vérifier uniquement le comportment fonctionnel (temporel).. Les assertions (ABV : Assertion-Based Verification) permettent d'exprimer de façon concise un comportement (ex: protocole de bus). Il est à noter qu'une même description dans un langage VHDL ou Verilog nécessiterait beaucoup plus de lignes de code.

Avantatage de la vérification basée sur les assertions

• Les Assertions permettent de détecter les erreurs de design à la source ce qui accroît grandement l'observabilité tout en réduisant le temps de mise au point de circuits complexes.
• Les Assertions permettent d'observer activement un design (ou un testbench) pour s'assurer du comportement correct de ceux-ci.
• Questa supporte les ABV via le SystemVerilog et le PSL. Ces deux langages standards peuvent être déployés indifféremment avec le VHDL ou le Verilog. Les ABV sont utilisables aussi bien pour les designs que pour les testbenchs.
• Les assertions et la couverture fonctionnelle sont intégrées au sein d'une même base de données, avec un interface graphique unique pour la visualisation et la génération des rapports.

 

Les produits

• Questa AFV (Advanced Fonctionnal Verification)
  
  Questa AFV est la première plateforme de vérification, basée sur les standards actuels, qui regroupe en un seul exécutable, avec une interface graphique utilisateur commune, les outils de:
  • Simulation VHDL, Verilog ou mixte (VHDL/Verilog).
  • Résolution des contraintes.
  • Assertions.
  • La couverture fonctionnelle.
  
  
  
  Cette plateforme supporte:
  • Automatisation des testbenchs (TBA).
  • Couverture fonctionnelle et couverture de code (CDV).
  • Vérification basée sur les assertions (ABV).
  • Modélisation au niveau des transactions (TML).
  
  
  
• Questa SV (SystemVerilog)
  
  Questa SV est le premier environnement de vérification, basée sur le SystemVerilog qui regroupe en un seul exécutable, avec une interface graphique utilisateur commune, les outils de:
  • Simulation Verilog.
  • Résolution des contraintes.
  • Assertions.
  • La couverture fonctionnelle.
  
  
  
  Questa SV fourni aussi un environnement de design complet pour le SystemVerilog par le support de:
  • Automatisation des testbenchs (TBA).
  • Couverture fonctionnelle et couverture de code (CDV).
  • Vérification basée sur les assertions (ABV).
  
  
  

Documentations

Vérification fonctionnelle, le glossaire

Documentation sur Questa

Questa comparaison AFV / SV

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